Предисловие

1 Основные понятия
1.1 Аналоговое и цифровое представление величин
1.1.1 Аналоговое представление величин
1.1.2 Цифровое представление величин
1.2 Бинарные и логические состояния
1.3 Контрольный тест

2 Алгебра логики
2.1 Основные законы и элементы алгебры логики
2 1.1 Логический элемент И и операция логического умножения (конъюнкция)
2.1.2 Логический элемент ИЛИ и операция логического сложения (дизъюнкции)
2.1.3 Логический элемент НЕ и операция инверсии (отрицания)
2.1.4 Основные логические элементы
2.2 Комбинированные элементы
2.2.1 Логический элемент И-НЕ
2.2.2 Логический элемент ИЛИ-НЕ
2.2.3 Логический элемент эквивалентности
2.2.4 Логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ (ХОR)
2.2.5 Комбинации элементов с двумя входами
2.3Логические элементы с тремя и более входами
2.4 Контрольный тест

3 Анализ схем
3.1 Таблица истинности и цифровая схема
3.1.1 Таблица истинности цифровой схемы с 2 входами
3.1.2 Таблица истинности цифровой схемы с 3 входами
3.2 Логические функции и цифровые схемы
3.2.1 Определение логической функции цифровой схемы
3.2.2 Синтез схемы по заданной логической функции
3.3 Требуемая функция и реальная функция
3.3.1 Как определить реальную логическую функцию
3.3.2 Поиск дефекта схемы
3.4 Контрольный тест

4 Алгебра логики
4.1 Переменные и постоянные величины (константы)
4.2 Законы алгебры логики
4.3 Аксиомы и тождества алгебры логики
4.3.l Аксиомы
4.3.2. Законы коммутативности и ассоциативности
4.3.3 Дистрибутивный закон
4.3.4 Теоремы де Моргана
4.3.5 Приоритеты логических операций
4.4 Функции И-НЕ и ИЛИ-НЕ
4.5 Примеры
4.6 Контрольный тест

5 Синтез схем
5.1 Синтез схем на логических элементах по заданным условиям
5.2 Нормальные формы записи
5.2.1 Нормальная форма операции логического сложения ИЛИ
5.2.2 Нормальная форма операции логического умножения И
5.3 Упрощение и преобразование нормальной формы ИЛИ с помощью алгебры логики
5.3.1 Упрощение нормальной формы ИЛИ
5.3.2 Преобразование нормальной формы ИЛИ
5.4 Метод карт Карно
5.4.1 Карта Карно для 2 переменных
5.4.2 Карта Карно для 3 переменных
5.4.3 Карта Карно для 4 переменных
5.4.4 Карта Карно для 5 переменных
5.4.5 Карта Карно для более чем 5 переменных
5.5 Расчет логических схем
5.5.1 Общие указания
5.5.2 Цифровая схема включения и выключения из нескольких мест
5.5.3 Переключатель два из трех
5.5.4 Схема контроля четности
5.5.5 Пороговая логическая схема
5.5.6 Схема сравнения (компаратор)
5.5.7 Схема сортировки транзисторов
5.6 Задания по схемотехническому проектированию
5.6.1 Схема управления
5.6.2 Схема контроля нечетности
5.6.3 Мажоритарная схема
5.6.4 Схема блокировки
5.6.5 Анализатор показаний радаров
5.7 Контрольный тест

6 Семейства схем
6.1 Общие сведения
6.2 Бинарные уровни напряжения
6.3 Положительная и отрицательная логика
6.4 Свойства схем
6.4.1 Потребляемая мощность
6.4.2 Диапазон уровней и передаточная характеристика
6.4.3 Время переключения
6.4.4 Нагрузочная способность
6.4.5 Помехоустойчивость
6.4.6 Проводные логические операции
6.5 ДТЛ-схемы
6.5.1 Введение
6.5.2 Основные ДТЛ-схемы
6.5.3. МПЛ-схемы
6.6. ТТЛ-Схемы
6.6.1 Строение и принцип действия ТТЛ-элементов
6.6.2 Стандартные ТТЛ-схемы
6.6.2.1 Схемы
6.6.2.2 Предельные значения и параметры схем
6.6.2.3 Характеристики
6.6.2.4 Энергопотребление
6.6.3 ТТЛ с пониженным энергопотреблением (Low-Power TTL, LTTL)
6.6.4 Высокоскоростные ТТЛ (High-Speed-TTL, HTTL)
6.6.5 Шотки-ТТЛ (ТТЛШ)
6.6.6 ТТЛШ с пониженным энергопотреблением (Low-Power TTЛШ)
6.6.7 Сравнительная оценка логических элементов
6.7 Эмиттерно-связанная логика (ЭСЛ)
6.8 Логические элементы на МОП-транзисторах
6.8.1 Опасность статического электричества
6.8.2 Логические элементы на p-канальных МОП-транзисторах (pМОП)
6.8.3 Логические элементы на n-канальных МОП-транзисторах (nМОП)
6.8.4 Логические элементы на КМОП-транзисторах
6.9 Контрольный тест

7 Бинарные схемы с временной зависимостью
7.1 Общая информация
7.2 Классификация триггеров
7.3 Нетактируемые триггеры
7.3.1 Триггер на элементах ИЛИ-НЕ
7.3.2 Триггер на элементах И-НЕ
7.4 Тактируемые триггеры
7.4.1 RS-триггеры
7.4.2 RS-триггеры с доминирующим R-входом
7.4.3 E-триггер
7.4.4 D-триггер
7.4.5 Таблицы данных
7.5 Триггеры, управляемые по фронту синхроимпульса
7.5.1 Импульсные элементы
7.5.2 RS-триггеры, управляемые по одному фронту
7.5.3 Т-триггеры, управляемые по одному фронту
7.5.4 JK-триггеры, управляемые по одному фронту
7.5.5 D-триггеры, управляемые по одному фронту
7.5.6 RS-триггеры, управляемые по обоим фронтам
7.5.7 JK-триггеры, управляемые по обоим фронтам
7.5.8 Дополнительные триггерные схемы
7.6 Временные диаграммы
7.7 Характеристические уравнения
7.8 Моностабильные ячейки
7.9 Элементы задержки
7.10 Контрольный тест

8 Двоичные коды и системы счисления
8.1 Введение
8.2 Двоичная система счисления
8.2.1 Структура двоичной системы счисления
8.2.2 Перевод двоичных чисел в десятичную систему счисления
8.2.3 Перевод десятичных чисел в двоичную систему счисления
8.2.4 Вещественные двоичные числа (правильные дроби)
8.2.5 Сложение двоичных чисел
8.2.6 Вычитание двоичных чисел
8.2.6.1 Непосредственное вычитание
8.2.6.2 Вычитание в дополнительном коде
8.2.7 Отрицательные двоичные числа
8.3 Двоично-десятичный код (BCD-числа)
8.3.1 Представление чисел в двоично-десятичном коде
8.3.2 Сложение в BCD-формате
8.3.3 Вычитание в BCD-формате
8.4 Другие тетрадные системы счисления
8.4.1 Код с избытком три
8.4.2 Код Айкена
8.4.3 Код Грея
8.5 Шестнадцатеричная система счисления (Hexadecimal)
8.5.1 Cтруктура шестнадцатеричной системы счисления
8.5.2 Перевод шестнадцатеричных чисел в десятичную систему счисления
8.5.3 Перевод десятичных чисел в шестнадцатеричную систему счисления
8.5.4 Перевод двоичных чисел в шестнадцатеричную систему счисления
8.5.5 Перевод шестнадцатеричных чисел в двоичную систему счисления
8.6 Восьмеричная система счисления (Оctal)
8.6.1 Cтруктура восьмеричной системы счисления
8.6.2 Преобразование восьмеричных чисел
8.7 Коды, распознающие ошибки
8.7.1 Понятие избыточности
8.7.2 Дополнительный двоичный код
8.7.3 Код 2 из 5
8.7.4 Код 3 из 5
8.7.5 Код 2 из 7
8.8 Коды, исправляющие ошибки
8.8.1 Принцип действия
8.8.2 Код Хемминга
8.9 Контрольный тест

9 Преобразователи кодов и уровней
9.1 Преобразователи кодов
9.1.1 Расчет преобразователей кода
9.1.2 Преобразователи десятичного кода в BCD-код
9.1.3 Преобразователи BCD-кода в десятичный код
9.1.4 Преобразователи десятичного кода в код с избытком 3
9.1.5 Преобразователи кода с избытком 3 в десятичный код
9.1.6 Преобразователи десятичного кода в семисегментный
9.1.7 Преобразователи BCD-кода в семисегментный
9.2 Преобразователи уровней
9.2.1 Введение
9.2.2 Структура преобразователей уровня
9.2.3 Интегральные преобразователи уровня
9.3 Контрольный тест

10 Счетчики и делители частоты
10.1 Счет и разновидности счетчиков
10.2 Асинхронные счетчики
10.2.1 Асинхронные двоичные счетчики
10.2.1.1 Двоичные суммирующие счетчики
10.2.1.2 Двоичные вычитающие счетчики
10.2.1.3 Реверсивные двоичные счетчики
10.2.2 Асинхронные BCD-счетчики (в двоично-десятичном коде)
10.2.2.1 BCD-cуммирующие счетчики
10.2.2.2 BCD-вычитающий счетчик
10.2.2.3 BCD-реверсивный счетчик
10.2.3 Асинхронный декадный счетчик
10.2.3.1 BCD-декадный счетчик
10.2.3.2 Другие виды декадных счетчиков
10.2.4 Асинхронные счетчики по модулю n
10.2.4.1 Принцип действия счетчиков по модулю n
10.2.4.2 Счетчики по модулю 5
10.2.4.3 Счетчики по модулю 60
10.2.4.4 Счетчики по модулю 13 с ожиданием команды сброса
10.2.5 Асинхронные счетчики с произвольным коэффициентом пересчета
10.2.6 Асинхронные счетчики для кода Айкена
10.2.7 Асинхронные счетчики для кода с избытком 3
10.3 Синхронные счетчики
10.3.1 Принцип действия
10.3.2 Синхронные двоичные счетчики
10.3.2.1 Двоичные суммирующие счетчики
10.3.2.2 Двоичные вычитающие счетчики
10.3.2.3 Двоичные реверсивные счетчики
10.3.3 Расчет синхронных счетчиков
10.3.3.1 Методики расчета
10.3.3.2 Пример расчета
10.3.4 Синхронные BCD-счетчики
10.3.4.1 Расчет синхронного суммирующего BCD-счетчика
10.3.4.2 Интегральные синхронные суммирующие BCD-счетчики
10.3.5 Синхронный счетчик для кода с избытком 3
10.4 Делители частоты
10.4.1 Асинхронные делители частоты с фиксированным коэффициентом пересчета
10.4.2 Синхронные делители частоты с фиксированным коэффициентом пересчета
10.4.3 Делитель частоты с регулируемым коэффициентом пересчета
10.5 Контрольный тест

11 Цифровые схемы выборки и связи
11.1 Цифровой коммутатор, мультиплексор и демультиплексор
11.1.1 Мультиплексор 4 в 1
11.1.2 Цифровой селектор 2 x 4 в 4
11.1.3 Цифровой селектор 4 x 8 в 8
11.1.4 Цифровой селектор-мультиплексор 16 в 1
11.1.5 Демультиплексор 1 в 4
11.2 Дешифраторы
11.2.1 2-битовые дешифраторы
11.2.2 4-битовые дешифраторы
11.3 Цифровые компараторы
11.3.1 1-битовый компаратор
11.3.2 3-битовый компаратор для BCD-кода (двоично-десятичного кода)
11.3.3 4-битовый компаратор для двоичного кода
11.4 Шинные формирователи
11.4.1 Структура и принцип действия
11.4.2 Стандарты шин
11.5 Контрольный тест

12 Регистры и запоминающие устройства
12.1 Сдвигающие регистры
12.1.1 Сдвигающие последовательные регистры
12.1.2 Сдвигающие регистры с параллельным считыванием
12.1.3 Сдвигающие регистры с параллельным вводом-выводом данных
12.1.4 Кольцевой сдвигающий регистр
12.1.5 Сдвигающие реверсивные регистры
12.2 Регистры хранения
12.3 Оперативные запоминающие устройства (RAM)
12.3.1 Статические ОЗУ (SRAM)
12.3.1.1 Элемент памяти RAM в ТТЛ-исполнении
12.3.1.2 Элементы памяти RAM в N-МОП-исполнении
12.3.1.3 Структура RAM с двухкоординатной адресацией
12.3.2 Динамические ОЗУ (DRAM)
12.3.2.1 Элемент памяти динамического ОЗУ
12.3.2.2 Особенности динамических ОЗУ
12.3.3 Организация элементов памяти и ее параметры
12.3.3.1 Организация элементов памяти
12.3.3.2 Параметры памяти
12.3.3.3 Некоторые виды ОЗУ
12.4 Постоянные запоминающие устройства (ПЗУ, ROM)
12.5 ПРОГРАММИРУЕМОЕ ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (ППЗУ, PROM)
12.6 Перепрограммируемые постоянные запоминающие устройства
12.6.1 EPROM и REPROM
12.6.2 Постоянные запоминающие устройства EEROM (ЭСППЗУ-ЭЛЕКТРИЧЕСКИ СТИРАЕМОЕ ПРОГРАММИРУЕМОЕ ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО) и EAROM
12.7 Магнитные кольца
12.7.1 Магнитные кольца
12.7.2 Матрица магнитных колец памяти
12.7.3 Чтение и запись
12.8 Память на магнитных доменах
12.8.1 Цилиндрические магнитные домены
12.8.2 Магнитные дорожки
12.8.3 Запись информации
12.8.4 Чтение информации
12.8.5 Структура магнитной памяти
12.9 Контрольный тест

13 ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ, АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ
13.1 ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ (ЦАП)
13.1.1 Принцип цифро-аналогового преобразования
13.1.2 Цифро-аналоговые преобразователи с весовыми резисторами
13.1.3 R/2R-ЦАП
13.2 Аналого-цифровой преобразователь (АЦП)
13.2.1 Принцип аналого-цифрового преобразования
13.2.2 АЦП последовательного счета
13.2.2 АЦП с двойным интегрированием (Dual Slope)
13.2.4 АЦП компенсационного типа
13.2.5 АЦП по принципу напряжение-частота
13.2.6 АЦП прямого преобразования
13.3 Контрольный тест

14 Счетные схемы
14.1 Полусумматор
14.2 Полные сумматоры
14.3 Параллельный сумматор
14.4 Последовательный сумматор
14.5 Схемы вычитания
14.5.1 Полувычитатель
14.5.2 Полный вычитатель
14.5.3 4-битовый вычитатель
14.5.4 Вычитатель на полных сумматорах
14.6 Универсальный сумматор-вычитатель
14.7 Умножители
14.7.1 Параллельные умножители
14.7.2 Последовательный умножитель
14.8 Контрольный тест

15 Микропроцессоры и Микрокомпьютеры
15.1 Микропроцессор как универсальная схема
15.2 Арифметико-Логическое Устройство (АЛУ)
15.3 Аккумулятор
15.4 Аккумулятор с памятью
15.5 Программно-управляемый упрощенный компьютер
15.6 Микропроцессоры
15.6.1 Виды микропроцессоров
15.6.2 Микропроцессор SAB 8080A
15.6.3 Дополнительные модули для микропроцессоров
15.7 Микрокомпьютер
15.8 Контрольный тест

16 Программируемые логические схемы
16.1 Логические схемы, программируемые изготовителем
16.2 Логические схемы, программируемые потребителем
16.2.1 Основы
16.2.2 PAL-схемы
16.2.3 GAL-схемы
16.2.4 FPLA-схемы
16.2.5 PROM-схемы
16.2.6 MACRO-схемы
16.3 Разновидности PLD
16.4 Программирование PLD
16.5 Контрольный тест

17 Решения заданий контрольных тестов